Estação de Retrabalho BGA Óptica Automática
Amplamente utilizado em reparos em nível de chip para placa-mãe de celular, laptop, computador, TV, ar condicionado, etc. Possui alta taxa de sucesso de reparo e alto grau de automação e economiza muitos esforços humanos. Nós somos fabricantes profissionais desta máquina e temos esta máquina disponível em estoque.
Descrição
Estação de Retrabalho BGA Óptica Automática
1. Aplicação da Estação de Retrabalho BGA Óptica Automática
Placa-mãe de computador, smartphone, laptop, placa lógica MacBook, câmera digital, ar condicionado, TV e outros eletrônicos
equipamentos da indústria médica, indústria de comunicação, indústria automobilística, etc.
Adequado para diferentes tipos de chips: BGA,PGA,POP,BQFP,QFN,SOT223,PLCC,TQFP,TDFN,TSOP, PBGA,CPGA,LED chip.
2.Características do produto da estação de retrabalho óptica automática BGA
•Alta taxa de sucesso de reparo em nível de chip. O processo de dessoldagem, montagem e soldagem é automático.
• O alinhamento preciso de cada junta de solda pode ser garantido com a câmera CCD de alinhamento óptico.
•O controle preciso da temperatura pode ser assegurado com 3 áreas de aquecimento independentes. A máquina pode definir e salvar
1 milhão de perfil de temperatura.
• Vácuo embutido no cabeçote de montagem pega o chip BGA automaticamente após a conclusão da dessoldagem.
3. Especificação da Estação Auto Óptica de Retrabalho BGA
4.Detalhes da Estação de Retrabalho BGA Óptica Automática
câmera CCD (sistema de alinhamento óptico preciso); display digital 2.HD; 3. Micrômetro (ajuste o ângulo do chip);
4.3 aquecedores independentes (ar quente e infravermelho); 5. Posicionamento do laser; 6. Interface de tela sensível ao toque HD, controle PLC;
farol 7.Led; 8.Controle do joystick.
5. Por que escolher nossa estação de retrabalho BGA óptica automática?
6.Certificado de Estação de Retrabalho Óptico Automático BGA
7. Embalagem e envio da estação de retrabalho Óptico Automático BGA
8.FAQ
Como testar o chip?
Teste inicial de chip no nível do sistema
O SoC é baseado em processos submicron profundos, então testar novos dispositivos Soc requer uma abordagem completamente nova. Porque cada componente funcional
tem seus próprios requisitos de teste, o engenheiro de projeto deve fazer um plano de teste no início do processo de projeto.
O plano de teste bloco a bloco para dispositivos SoC deve ser implementado: ferramentas ATPG devidamente configuradas para teste de lógica; tempos de teste curtos; nova alta velocidade
modelos de falha e memória múltipla ou testes de pequena matriz. Para a linha de produção, o método de diagnóstico não apenas encontra a falha, mas também separa o
nó defeituoso do nó de trabalho. Além disso, técnicas de multiplexação de teste devem ser usadas sempre que possível para economizar tempo de teste. No campo altamente
testes de IC integrados, técnicas de design testáveis do ATPG e IDDQ têm um poderoso mecanismo de separação de falhas.
Outros parâmetros reais que precisam ser planejados com antecedência incluem o número de pinos que precisam ser verificados e a quantidade de memória em cada extremidade do pino.
As varreduras de limite podem ser incorporadas no SoC, mas não estão limitadas a testes de interconexão em placas ou módulos multichip.
Embora o tamanho do chip esteja diminuindo, um chip ainda pode conter de milhões a 100 milhões de transistores, e o número de modos de teste aumentou para níveis sem precedentes
níveis, resultando em ciclos de teste mais longos. Este problema pode ser testado. Modo de compressão para resolver, a taxa de compressão pode chegar a 20 por cento a 60 por cento. Para a grande escala de hoje
design do chip, para evitar problemas de capacidade, é necessário encontrar um software de teste que possa rodar em sistemas operacionais de 64-bits.
Além disso, o software de teste se depara com novos problemas de teste causados por processos sub-micrométricos profundos e frequência crescente. No passado, o modo de teste ATPG para
testar falhas de bloqueio estático não era mais aplicável. A adição de padrões funcionais às ferramentas tradicionais dificultou a localização de novas falhas. Uma abordagem melhor é
classifique os grupos de modo funcional anteriores para determinar quais falhas não podem ser detectadas e, em seguida, crie um modo ATPG para capturar esses tipos de falha ausentes.
À medida que a capacidade do projeto aumenta e o tempo de teste por transistor diminui, para encontrar problemas relacionados à velocidade e verificar o tempo do circuito, um método de teste síncrono
deve ser empregado. O teste síncrono deve incorporar vários modelos de falha, incluindo modelos transitórios, atrasos de caminho e IDDQ.
Algumas empresas do setor acreditam que combinar falhas de bloqueio, funcionais e transientes/atraso de caminho pode ser a estratégia de teste mais eficaz. para profundo
chips submicron e operação de alta frequência, teste de atraso transitório e de caminho é ainda mais importante.
Para resolver o problema de precisão do ATE ao sincronizar o núcleo de teste e reduzir o custo, é necessário encontrar um novo método que simplifique a interface do
o dispositivo de teste (o teste de atraso transitório e de caminho requer um relógio preciso na interface do dispositivo de teste), garante que o sinal seja preciso o suficiente durante o teste.
Como existe uma grande possibilidade de defeitos de fabricação no bloco de memória SoC, a memória BIST deve ter uma função de diagnóstico. Uma vez encontrado um problema,
a unidade de endereço defeituosa pode ser mapeada para a memória redundante da unidade de endereço sobressalente e o endereço de falha detectado será descartado. Evite descartar
todo o chip caro.
Testar pequenos blocos de memória embutidos elimina a necessidade de portas adicionais ou lógica de controle. Por exemplo, técnicas de teste de conversão de vetores podem converter
modos funcionais em uma série de modos de varredura.
Ao contrário do método BIST, a entrada funcional do bloco de memória bypass não requer lógica adicional. Como nenhuma lógica de teste adicional é necessária, o SoC
engenheiros de desenvolvimento podem reutilizar padrões de teste que foram formados no passado.
Ferramentas avançadas de ATPG não apenas testam macros em paralelo, mas também determinam se há conflitos, além de detalhar quais macros podem ser testadas em paralelo e quais
as macros não podem ser testadas em paralelo. Além disso, essas macros podem ser efetivamente testadas mesmo se o relógio da macro for o mesmo que o relógio da varredura (como a memória síncrona).
No momento, não há pontos de teste suficientes na placa dupla face densa e cada chip complexo deve ser equipado com um circuito de varredura de limite. Sem
varreduras de limite, pesquisas de defeitos de fabricação no nível da placa são bastante difíceis e nem mesmo podem ser encontradas. Com a varredura de limite, o teste em nível de placa é extremamente fácil
e independente do circuito lógico dentro do chip. A varredura de limite também pode configurar o modo ATPG para a cadeia de varredura do chip em qualquer estágio da produção.
